Browsing by Subject "układy VLSI"

Now showing 1 - 2 of 2

Access status: Open Access ,
Problem minimalizacji strat energii w cyfrowych układach VLSI
(Data obrony: 2006) Brzozowski, Ireneusz
Wydział Elektrotechniki, Automatyki, Informatyki i Elektroniki
Praca doktorska mgra inż. Ireneusza Brzozowskiego dotyczy projektowania cyfrowych układów scalonych o obniżonym poborze mocy. Rozprawa ma charakter teoretyczny oraz implementacyjny. Przedstawiono nowe możliwości redukcji energii pobieranej przez układy cyfrowe CMOS dzięki uwzględnieniu zaniedbywanych dotychczas zjawisk fizycznych występujących w bramkach. Analiza zachowania się bramki CMOS podczas przełączania, w kontekście poboru mocy, pozwoliła na uwzględnienie wpływu sposobu sterowania bramki - zmiany wektora wejściowego - na jej parametry energetyczne. To zaowocowało opracowaniem nowego modelu energetycznego bramek opisującego straty dynamiczne. Opracowano odpowiednie metody wyznaczania parametrów modelu. Bazując na otrzymanych wynikach oceny energetycznej bramek zauważono, że istnieje możliwość redukcji poboru mocy układów już zaprojektowanych przez optymalizację kolejności połączenia wejść do bramek. Na podstawie gruntownej analizy energetycznych własności układów CMOS opracowano metody umożliwiające wykorzystanie tych cech również na wcześniejszych etapach syntezy. Opracowano nowatorską metodę syntezy dwupoziomowych układów o obniżonym poborze mocy wraz ze strategiami obliczeniowymi wykorzystującymi heurystyczne przesłanki wyboru implikantów. Ponadto dzięki nowemu modelowi uzyskano lepszą dokładność estymacji mocy pobieranej przez układ cyfrowy. Rozważania teoretyczne poparto licznymi przykładami obliczeniowymi wykorzystując standardowe układy testowe. Przedstawione metody i algorytmy zostały zaimplementowane w oprogramowaniu.
Access status: Open Access ,
Problem projektowania topografii systemów wielkiej skali integracji
(Data obrony: 2008) Nagórny, Zbigniew
Wydział Elektrotechniki, Automatyki, Informatyki i Elektroniki
The aim of this work is to solve the problem of wire length optimization in VLSI systems. In current VLSI systems, delays caused by circuit interconnections have a great impact on the functional properties of circuits. In this work, the method which utilizes the Hopfield network is chosen, for the possibility of hardware realization of this method. Hardware realization of the cell placement could significantly decrease computation time. In this work, a survey of cell placement techniques is presented. The modified Hopfield network cost function for the problem of minimization of the total wire length and auto-feedback of neurons in the Hopfield network are originally used. These modifications enabled a significant improvement on the quality of results obtained. The Hopfield network is originally used for the minimization of the total wire length in a circuit with fixed position pads. In this work, the Hopfield network for the minimization of the total wire length in a circuit with nets containing multiple terminals and also a method for the correction of the wire length estimation in the net are originally used. The Hopfield network was originally used as processing units in parallel placement, which enabled very efficient minimization of the wire length in VLSI circuits. The excellent results of using the Hopfield network for other optimization problems, for example of the travelling salesman problem are presented. The possibilities of the Hopfield network application for VLSI systems topography design are described.