Design of pixel matrix controller
| dc.contributor.author | Urbański, Kacper | |
| dc.contributor.author | Tutro, Bartosz | |
| dc.contributor.department | Wydział Elektrotechniki, Automatyki, Informatyki i Inżynierii Biomedycznej | |
| dc.contributor.reviewer | Otfinowski, Piotr | |
| dc.contributor.supervisor | Szczygieł, Robert | |
| dc.date.available | 2020-04-22T00:23:10Z | |
| dc.date.defence | 2018-01-26 | |
| dc.date.submitted | 2018-01-15 | |
| dc.description.type | praca inżynierska | |
| dc.identifier.other | 0006056 | |
| dc.identifier.uri | https://repo.agh.edu.pl/handle/AGH/91023 | |
| dc.language.iso | eng | |
| dc.rights | Access rights reserved | |
| dc.rights.access | zastrzeżony dostęp | |
| dc.rights.accessNote | Zarządzenie Rektora AGH | |
| dc.rights.uri | https://repo.agh.edu.pl/info/restricted-access | |
| dc.subject | RTL | en |
| dc.subject | SystemVerilog | en |
| dc.subject | modeling | en |
| dc.subject | serial data transmission | en |
| dc.subject | IP Core integration | en |
| dc.subject | RTL | pl |
| dc.subject | SystemVerilog | pl |
| dc.subject | modelowanie | pl |
| dc.subject | transmisja szeregowa | pl |
| dc.subject | integracja IP Core | pl |
| dc.title | Design of pixel matrix controller | en |
| dc.title.alternative | Projekt scalonego kontrolera do matrycy pikseli | pl |
| dc.type | praca dyplomowa | |
| dspace.entity.type | Publication | |
| thesis.degree.discipline | Mikroelektronika w Technice i Medycynie (WEAIiIB) | pl |
| thesis.degree.formOfStudy | stacjonarne | pl |
| thesis.degree.grantor | Akademia Górniczo-Hutnicza im. Stanisława Staszica w Krakowie | pl |
| thesis.degree.level | studia pierwszego stopnia | pl |
| thesis.degree.name | inżynier | pl |
| thesis.identifier.dxp | 190513 | |
| thesis.statusORPD | ORPPD1_sentMerged | |
| thesis.type.joint | praca zbiorowa | pl |