Synteza logiczna układów sterowania procesem asynchronicznej redystrybucji ładunku dla przetworników analogowo-cyfrowych
| dc.contributor.author | Knapik, Mateusz | |
| dc.contributor.department | Wydział Informatyki, Elektroniki i Telekomunikacji | |
| dc.contributor.reviewer | Jamro, Ernest | |
| dc.contributor.supervisor | Miśkowicz, Marek | |
| dc.date.available | 2015-04-09T09:06:50Z | |
| dc.date.defence | 2014-01-30 | |
| dc.date.submitted | 2014-01-24 | |
| dc.description.type | praca inżynierska | |
| dc.identifier.uri | https://repo.agh.edu.pl/handle/AGH/3447 | |
| dc.language.iso | pol | pl |
| dc.rights | Access rights reserved | |
| dc.rights.access | zastrzeżony dostęp | |
| dc.rights.accessNote | Zarządzenie Rektora AGH | |
| dc.rights.uri | https://repo.agh.edu.pl/info/restricted-access | |
| dc.title | Synteza logiczna układów sterowania procesem asynchronicznej redystrybucji ładunku dla przetworników analogowo-cyfrowych | pl |
| dc.title.alternative | Synthesis of control logic for asynchronous charge redistribution analog-to-digital converters | en |
| dc.type | praca dyplomowa | |
| dspace.entity.type | Publication | |
| thesis.degree.discipline | Elektronika i Telekomunikacja (WIEiT) | pl |
| thesis.degree.formOfStudy | stacjonarne | pl |
| thesis.degree.grantor | Akademia Górniczo-Hutnicza im. Stanisława Staszica w Krakowie | pl |
| thesis.degree.level | studia pierwszego stopnia | pl |
| thesis.degree.name | inżynier | pl |
| thesis.description.otherinfo | Correct – DRS, courseID | pl |
| thesis.identifier.dxp | 98504 | |
| thesis.statusORPD | ORPPD1_sent |