Problem minimalizacji strat energii w cyfrowych układach VLSI

Abstract

Praca doktorska mgra inż. Ireneusza Brzozowskiego dotyczy projektowania cyfrowych układów scalonych o obniżonym poborze mocy. Rozprawa ma charakter teoretyczny oraz implementacyjny. Przedstawiono nowe możliwości redukcji energii pobieranej przez układy cyfrowe CMOS dzięki uwzględnieniu zaniedbywanych dotychczas zjawisk fizycznych występujących w bramkach. Analiza zachowania się bramki CMOS podczas przełączania, w kontekście poboru mocy, pozwoliła na uwzględnienie wpływu sposobu sterowania bramki - zmiany wektora wejściowego - na jej parametry energetyczne. To zaowocowało opracowaniem nowego modelu energetycznego bramek opisującego straty dynamiczne. Opracowano odpowiednie metody wyznaczania parametrów modelu. Bazując na otrzymanych wynikach oceny energetycznej bramek zauważono, że istnieje możliwość redukcji poboru mocy układów już zaprojektowanych przez optymalizację kolejności połączenia wejść do bramek. Na podstawie gruntownej analizy energetycznych własności układów CMOS opracowano metody umożliwiające wykorzystanie tych cech również na wcześniejszych etapach syntezy. Opracowano nowatorską metodę syntezy dwupoziomowych układów o obniżonym poborze mocy wraz ze strategiami obliczeniowymi wykorzystującymi heurystyczne przesłanki wyboru implikantów. Ponadto dzięki nowemu modelowi uzyskano lepszą dokładność estymacji mocy pobieranej przez układ cyfrowy. Rozważania teoretyczne poparto licznymi przykładami obliczeniowymi wykorzystując standardowe układy testowe. Przedstawione metody i algorytmy zostały zaimplementowane w oprogramowaniu. The PhD dissertation of Ireneusz Brzozowski deals with design of low power VLSI digital circuits. Detailed analysis of a CMOS gate behaviour during switching and power consumption measurements in real circuits show that dynamic power dissipation of the gate depends on the reason of its switching. Thus the new model of dynamic power dissipation in static CMOS circuits taking into account before neglected dependencies has been proposed. Appropriate methods for parameters evaluation of the new model were worked out. Analysing results obtained from assessment of gates energetic parameters, the conclusion flows that power reduction is possible. The proposed method for gates inputs reordering in a circuit was tested and verified. Taking into account energetic properties of CMOS gates at early steps of logie synthesis the method of two-level synthesis for low power was invented. Additionally an application of the new model for power estimation gives better accuracy. Theoretical investigations were supplemented with numerous of calculation examples using standard benchmarks. Developed methods and algorithms were implemented in software.